MSP430x4xx系列微控制器的独特时钟设计

发布时间：2020-07-01 01:12:07 阅读：次来源：工具车厂家

微控制器时钟系统的设计对于系统的全局性能是十分关键的。为了得到廉价、准确而稳定的时钟，在大多数情况下，可采用石英晶体或者是陶瓷振荡器作为参考时钟。这些器件的典型工作频率范围为100kHz到10MHz。然而，它们都有一些缺点，即振荡器消耗的电流会随振荡器的振荡频率的增加而增加，因此，若采用的石英晶体振荡器具有高Q值，那么，在系统上电后，将需要一个较长的时间才能使频率和幅度达到稳态，所以，石英晶体振荡器不能为中断提供快速的响应。

本文引用地址：对于一个电池供电的系统，最基本的要求就是功耗要低。但同时又会出现一些相互矛盾的问题，因为采用低频时钟虽然可以达到节能和延长电池使用时间的要求，但采用高频时钟却可以实现对事件的快速反应，并增强处理突发事件的能力；另外，在某些情况下，还会要求时钟具有很高的稳定度。

由于MSP430x4xx系列微控制器是采用一个增强型的锁频环FLL＋（Frequency－Locked Loop Plus）来为系统提供时钟，因此，可以较好地解决以上矛盾，从而使系统成本、功耗、处理能力以及稳定度得到了进一步的优化。

1 MSP430微控制器简介

MSP430系列是由美国德州仪器（TI）公司推出的16位超低功耗微控制器。该系列微控制器具有处理能力强、运行速度快、指令简单、功耗低等优点，并具有灵活而简单的外围设备，由于采用了JTAG技术、FLASH在线编程技术、 BOOTSTRAP等诸多先进技术，因此具有很高的性价比。MSP430系列器件采用3V电源供电，工作频率为1MHz，其单周期16位指令的速度可以达到1MIPS（million instructions persecond），电流消耗仅为400μA。事实上，MSP430从低功耗模式3（电流消耗仅为1．5μA）到完全激活状态仅需6μs，因此可以很好地实时处理中断。MSP430的这些优越的特点主要源于它两方面的设计，即16位精简指令体系结构和独特的时钟系统。

MSP430x4xx系列产品的时钟系统采用FLL而没有采用传统的PLL（Phase－Locked Loop）设计，这主要是考虑到FLL能够快速的启动并达到稳定。PLL达到锁定状态需要几百甚至上千个时钟周期，而FLL＋经过预先准确设置后，可以在系统启动时立即锁定，从而为快速响应中断提供了保障。并且PLL通常是用模拟元件来实现的，因此需要不断的消耗能量。而FLL是纯数字系统，可以用软件来控制。它在非激活模式下，其电流消耗为0。

2 FLL＋模块的组成

MSP430x4xx系列的FLL＋时钟模块是MSP430x3xx系列FLL结构的一种扩展，但却与MSP430x1xx系列的时钟系统有很大的不同，后者没有硬件FLL，因此，要想获得较精确的时钟，需用软件进行DCO频率校准，这也就是所谓的“软锁频”。由于FLL＋支持的频率范围更大，因而可以采用手表晶振或者高频晶振。图1所示是FLL＋模块的基本组成，从图中可以看出： FLL＋主要由LFXT1振荡器、LFXT2振荡器、DCO振荡器和锁频环以及时钟缓冲输出组成。

2．1 LFXT1振荡器

LFXT1产生的信号称为 ACLK。通过配置与之相关的寄存器和外接不同的晶体或者谐振器，LFXT1可以工作在两种操作模式：低频或高频模式。低频通常采用32768Hz的手表晶振，高频的频率范围则为455kHz～8MHz。在绝大多数情况下，LFXT1运行于低频模式，其主要原因如下：（1）工作频率低，功耗小。在进入低功耗模式3时，只有手表晶振处于激活状态。此时典型的电流消耗仅为1．5μA；（2）稳定度高；（3）价格低廉；（4）体积小；（5）电路简单，外接手表晶振时，不需要外接电容。

因手表晶振的功耗很小，所以它可以连续工作，这样就避免了启动和稳定所需要的时延。并且32768Hz的时钟一直有效也意味着当其它系统处于关闭状态时，系统的一些片上外围设备可以继续处于激活状态。例如，LCD或者用作实时时钟的某一个定时器等都可以处于激活状态。

在有特别需要的情况下，LFXT1也可以通过外接高速晶体或者谐振器工作于高频模式。不过此时需要外接电容。

2．2 LFXT2振荡器

LFXT2为高频振荡器，其工作频率也为455kHz～8MHz。LFXT2结构比较简单，若是系统需要稳定度很高的高频时钟可以采用它，不需要时可以通过软件将其关闭。不过高频振荡器的两个引脚必须要接外部电容。

2．3 DCO振荡器和锁频环（FLL）

MSP430x4xx系列FLL＋模块的DCO（Digitally－Controlled Oscillator）振荡器是一个集成的RC振荡器。产生的时钟信号称为DCOCLK，经过FLL调节和校准后可用作系统时钟（MCLK）和外围设备的时钟（SMCLK）。这个模块是整个时钟系统的核心。其基本结构如图2所示。

2．4时钟缓冲输出

由于MSP430提供有时钟缓冲输出（见图1）。因此可以通过软件编程来控制其分频比FLL DIV，以对ACLK进行1、2、4、8等分频。分频后的输出可以用来为外围电路提供时钟。

3 FLL＋的工作原理

对于RC振荡器，由于其频率会随温度和电压的变化而变化，因此在对时钟精度要求较高的情况下，DCOCLK通常要通过FLL进行校频后，才能用于系统时钟。

3．1倍频方案

在需要较高数据处理速度时，ACLK就不能单独胜任，在这种情况下，就要用到倍频技术。为了支持更大范围的频率变化，FLL＋的倍频方案增加了DCO＋控制位。当DCO＋取0、1时，fDCOCLK输出时钟频率不同，具体如下：